Intel将10nm+改名7nm，将7nm改名4nm

acalephs · 发表于 2021-7-27 22:58

本帖最后由 acalephs 于 2021-7-27 08:30 编辑

说好的不注水呢？还不是真香了

补个路线图

shinjiikari · 发表于 2021-7-27 23:09

以前的14nm+++算10nm么？我们是跑步进入nm主义？

lucky95 · 发表于 2021-7-27 23:27

牙膏：都是你们逼我的

KDN_Observer · 发表于 2021-7-27 23:38

是Intel 7和Intel 4，根本没有写nm这两个字，请各位不要私自臆测

bubuyu · 发表于 2021-7-28 00:03

innovations inside 指更名

fcbjay · 发表于 2021-7-28 00:18

神TM

acalephs · 发表于 2021-7-28 00:32

KDN_Observer 发表于 2021-7-27 07:38
是Intel 7和Intel 4，根本没有写nm这两个字，请各位不要私自臆测

台积电：我也是N10 N7 N5 N3，没写nm啊

—— 来自 OnePlus IN2010, Android 11上的 S1Next-鹅版 v2.4.4.1

downforce · 发表于 2021-7-28 02:17

本帖最后由 downforce 于 2021-7-28 02:19 编辑

acalephs 发表于 2021-7-28 00:32
台积电：我也是N10 N7 N5 N3，没写nm啊

—— 来自 OnePlus IN2010, Android 11上的 S1Next-鹅版 ...

https://www.tsmc.com/chinese/ded ... hnology/logic/l_7nm

台積公司的7奈米鰭式場效電晶體（Fin Field-Effect Transistor，FinFET）製程技術提供專業積體電路造服務領域最具競爭力的邏輯閘密度（Logic density），並領先業界於2016年6月成功產出良率達到2位數的256Mb的靜態隨機存取記憶體，已於2017年四月開始試產，並於2018年底接獲超過四十個客戶產品投片,且預計於2019年取得超過100件新的客戶產品設計訂案,而第二代7 奈米（N7+）技術於2018年8月開始試產，將成為業界第一個商用EUV 製程技術。

另外台積公司於2019年第二季宣布開發6奈米(N6)製程技術,大幅強化目前領先業界的7奈米(N7)技術，協助客戶在效能與成本之間取得高度競爭力的優勢，同時藉由N7技術設計的直接移轉而達到加速產品上市的目標。藉由目前試產中的7奈米強效版(N7+)使用極紫外光(EUV)微影技術所獲得的新能力，台積公司N6技術的邏輯密度較N7技術增加18%；同時，N6技術的設計法則與台積公司通過考驗的N7技術完全相容，使得7奈米完備的設計生態系統能夠被再使用。因此，N6提供客戶一個具備快速設計週期且只需使用非常有限的工程資源的無縫升級路徑，支援客戶採用此項嶄新的技術來達成產品的效益。

而 N6技術預計於2020年第一季進入試產，提供客戶更多具成本效益的優勢，並且延續7奈米家族在功耗及效能上的領先地位，支援多樣化的產品應用，包括高階到中階行動產品、消費性應用、人工智慧、網通、5G基礎架構、繪圖處理器、以及高效能運算。

相較於10奈米FinFET製程技術，台積公司7奈米FinFET製程技術在邏輯閘密度（Logic Density）提高1.6倍，速度增快約20%，功耗降低約40%。此外，台積公司的7奈米FinFET也針對行動應用和高效能運算應用，同時提供客戶兩種不同的優化製程選項，是業界的一項創舉。

xmcp · 发表于 2021-7-28 02:18

跟那些“100000M充电宝”学的吗

wangh · 发表于 2021-7-28 03:14

改成7的是两个+，不是10nm+

aithinkso · 发表于 2021-7-28 07:39

这是传说中的 PR 吗

—— 来自 Xiaomi Redmi K30 5G, Android 11上的 S1Next-鹅版 v2.4.4.1

cat339 · 发表于 2021-7-28 08:26

其实这操作挺迷的，对懂的人来说，改了名字也会揪着你是几纳米不放。
对不懂的人来说，在本来i9753 的基础上又加了个7，4，3，更迷惑了不是

Evelynn · 发表于 2021-7-28 08:37

cat339 发表于 2021-7-28 08:26
其实这操作挺迷的，对懂的人来说，改了名字也会揪着你是几纳米不放。
对不懂的人来说，在本来i9753 的基础 ...

因为三星台积电先改名的

DOOMer · 发表于 2021-7-28 09:26

虽然改了，但是只是参与了TSMC那套游戏规则而已，论密度算和TSMC是一致的

转一个CHH的jerry tsao总结的密度对比：

TSMC 7nm 91.2 MTr/mm2

Intel 10nm 100.8 MTr/mm2

TSMC 6nm 108.2 MTr/mm2

TSMC 5nm 171.3 MTr/mm2

2022下半年 Intel 7nm (今天改名Intel 4) 现有预估是237.2 MTr/mm2

2022下半年 TSMC 3nm 现有预估是291.2 MTr/mm2

2023下半年 Intel 7nm+ (今天改名Intel 3)

2024年 TSMC 2nm

2024年 Intel 5nm (今天改名20A)

2025年 Intel 5nm+ (今天改名18A)

Pat说得很清楚, 牙膏的计划是到2024年重新回到前沿制程Parity(和同行同一水平), 2025年开始领先

银光闪耀 · 发表于 2021-7-28 09:35

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陈乔恩 · 发表于 2021-7-28 09:44

所以实际上目前的先进制程，到底是14nm++++还是10nm+++呢

8400gs · 发表于 2021-7-28 09:47

不改名的话，面对TSMC和三棒太吃亏了

银光闪耀 · 发表于 2021-7-28 09:49

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hgfdsa · 发表于 2021-7-28 10:16

陈乔恩发表于 2021-7-28 09:44
所以实际上目前的先进制程，到底是14nm++++还是10nm+++呢

你看是以什么做标准了，别家的+是增加密度，牙膏的+是降低密度

hgfdsa · 发表于 2021-7-28 10:17

牙膏改名是要做代工，用现在的命名方案天生就低一级

Gazzz · 发表于 2021-7-28 10:22

谁能来个牙膏厂版本的

—— 来自 Sony SO-02K, Android 9上的 S1Next-鹅版 v2.4.4.1

hgfdsa · 发表于 2021-7-28 10:26

银光闪耀发表于 2021-7-28 09:35
感觉这位的密度总结更全一些

牙膏现在的10nm有几种库，100M密度是最高的一种库，性能也是最差的，估计也只能做做IO部分，做高性能CPU内核部分的肯定是UHP库，理论密度只有67M。我不知道为什么所有牙膏10nm的宣传都按100M宣传。

银光闪耀 · 发表于 2021-7-28 10:42

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acalephs · 发表于 2021-7-28 12:27

hgfdsa 发表于 2021-7-27 18:26
牙膏现在的10nm有几种库，100M密度是最高的一种库，性能也是最差的，估计也只能做做IO部分，做高性能CPU ...

IO部分要低密度高性能的啊……现在PCIE、SERDES这么大的loading这么高的频率，全用高密度不是要模拟的人去死嘛

银光闪耀 · 发表于 2021-7-28 12:44

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gofbayrf · 发表于 2021-7-28 12:44

Io 要上代工藝 by zen123

hgfdsa · 发表于 2021-7-28 13:41

银光闪耀发表于 2021-7-28 12:44
没记错amd apu塞尚是高密度工艺
桌面的维米尔则是高性能库

之前看到的数据，Zen2密度62M，Zen3 52M，牙膏唯一一个IO分离的Lakefield密度49M

hgfdsa · 发表于 2021-7-28 13:45

gofbayrf 发表于 2021-7-28 12:44
Io 要上代工藝 by zen123

没错 by lakefield

等3D封装成熟了，牙膏估计全线IO分离，IO找台积电的低成本工艺代工

银光闪耀 · 发表于 2021-7-28 13:45

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hgfdsa · 发表于 2021-7-28 13:56

银光闪耀发表于 2021-7-28 13:45
查了下我图样了
塞尚和雷诺阿密度工艺一模一样都是62.8M

塞尚密度是59M，相对于桌面版应该选了密度高一些的库，牺牲性能优化功耗。

银光闪耀 · 发表于 2021-7-28 14:02

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sblnrrk · 发表于 2021-7-28 14:10

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sblnrrk · 发表于 2021-7-28 14:12

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sblnrrk · 发表于 2021-7-28 14:22

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hgfdsa · 发表于 2021-7-28 15:01

银光闪耀发表于 2021-7-28 14:02
这样的吗问下数据来源在哪我学习下

https://news.mydrivers.com/1/737/737188.htm

CEZANNE APU基于台积电7nm制程工艺，核心面积180平方毫米，晶体管数量突破了百亿，高达107亿。
相比之下锐龙4000系列的Renoir APU 核心面积是156平方毫米，晶体管数量为98亿

AMD的PPT上面有时候会给数据，不过这数据有时候不准，Anandtech手工量的Renoir面积只有149。

hgfdsa · 发表于 2021-7-28 15:12

sblnrrk 发表于 2021-7-28 14:22
那肯定按最高的宣传，现实中没有任何一个产品能达到这个密度

台积电7nm，麒麟980，74mm^2面积，69亿晶体 ...

牙膏现在宣传的密度并不是传统算法，而是他这两年自创的，还有一堆看上去高大上的营销文说牙膏的算法更合理，但是我只看到虽然号称同样密度水平，实际产品的密度就是比农企差一大截，频率也没有什么优势。

hgfdsa · 发表于 2021-7-28 15:23

acalephs 发表于 2021-7-28 12:27
IO部分要低密度高性能的啊……现在PCIE、SERDES这么大的loading这么高的频率，全用高密度不是要模拟的人 ...

牙膏吹10nm的文档就写短库用来造io和uncore部分，主要原因是成本更低。

囧囧囧 · 发表于 2021-7-28 16:17

hgfdsa 发表于 2021-7-28 10:26
牙膏现在的10nm有几种库，100M密度是最高的一种库，性能也是最差的，估计也只能做做IO部分，做高性能CPU ...

换句话说，其实7nm iod的意淫是跟实际相反的。

lucky95 · 发表于 2021-7-28 17:41

阿星5纳米工艺10纳米密度

888能烂成这样也不是没原因的

sblnrrk · 发表于 2021-7-28 17:58

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